Halbleiterprozessablauf-II

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Ätzen von Poly und SiO2:

Anschließend werden überschüssiges Poly und SiO2 weggeätzt, d. h. entfernt. Zu diesem Zeitpunkt erfolgt die gerichtete Ätzung.Radierungwird verwendet. Bei der Klassifizierung von Ätzverfahren wird zwischen gerichtetem und ungerichtetem Ätzen unterschieden. Gerichtetes Ätzen bezieht sich aufRadierungBeim gerichteten Ätzen wird SiO₂ in eine bestimmte Richtung abgetragen, während beim ungerichteten Ätzen keine bestimmte Richtung verwendet wird (ich habe mich hier etwas verhaspelt. Kurz gesagt, es geht darum, SiO₂ mithilfe spezifischer Säuren und Basen in eine bestimmte Richtung zu entfernen). In diesem Beispiel verwenden wir das gerichtete Ätzen nach unten, um SiO₂ zu entfernen, und das Ergebnis sieht folgendermaßen aus.

Zum Schluss wird der Fotolack entfernt. Hierbei wird nicht die oben erwähnte Aktivierung durch Lichteinstrahlung angewendet, sondern ein anderes Verfahren, da wir zu diesem Zeitpunkt keine bestimmte Größe festlegen müssen, sondern den gesamten Fotolack entfernen möchten. Das Endergebnis entspricht der folgenden Abbildung.

Auf diese Weise haben wir das Ziel erreicht, die genaue Position des Poly SiO2 beizubehalten.

 

Entstehung von Quelle und Abfluss:

Zum Schluss betrachten wir die Herstellung von Source und Drain. Wir erinnern uns sicher noch an die Besprechung in der letzten Ausgabe. Source und Drain werden mit Elementen desselben Typs ionenimplantiert. Nun können wir Fotolack verwenden, um die Source-/Drain-Bereiche, in denen das N-dotierte Material implantiert werden soll, freizulegen. Da wir hier nur NMOS als Beispiel betrachten, werden alle Bereiche der obigen Abbildung freigelegt, wie in der folgenden Abbildung dargestellt.

Da der vom Fotolack bedeckte Bereich nicht implantiert werden kann (das Licht wird blockiert), werden N-leitende Elemente nur auf den benötigten NMOS-Transistoren implantiert. Da das Substrat unter dem Polyresist durch Polyresist und SiO₂ blockiert ist, wird es nicht implantiert, daher ergibt sich folgendes Bild.

An diesem Punkt wurde ein einfaches MOS-Modell erstellt. Theoretisch kann dieses MOS-Modell funktionieren, wenn Spannung an Source, Drain, Poly und Substrat angelegt wird. Wir können jedoch nicht einfach mit einer Messspitze direkt Spannung an Source und Drain anlegen. Daher ist nun eine MOS-Verdrahtung erforderlich, d. h. es müssen Drähte an diesem MOS-Modell angebracht werden, um mehrere MOS-Transistoren miteinander zu verbinden. Betrachten wir nun den Verdrahtungsprozess.

 

Herstellung von VIA:

Der erste Schritt besteht darin, den gesamten MOS mit einer SiO2-Schicht zu bedecken, wie in der folgenden Abbildung dargestellt:

Dieses SiO₂ wird natürlich mittels CVD hergestellt, da dies sehr schnell und zeitsparend ist. Anschließend folgt das Auftragen des Fotolacks und die Belichtung. Das Endergebnis sieht dann so aus.

Anschließend wird mithilfe des Ätzverfahrens ein Loch in das SiO₂ geätzt, wie im grauen Bereich der Abbildung unten dargestellt. Die Tiefe dieses Lochs reicht bis zur Si-Oberfläche.

Zum Schluss wird der Fotolack entfernt, wodurch sich folgendes Erscheinungsbild ergibt.

Nun muss der Leiter in diesem Loch aufgefüllt werden. Woraus besteht dieser Leiter? Das ist je nach Hersteller unterschiedlich, meist handelt es sich jedoch um Wolframlegierungen. Wie lässt sich dieses Loch also füllen? Hierfür wird das PVD-Verfahren (Physical Vapor Deposition) verwendet, dessen Prinzip der Abbildung unten ähnelt.

Man beschießt das Zielmaterial mit hochenergetischen Elektronen oder Ionen. Das zerfallende Material sinkt in Form von Atomen zu Boden und bildet so die darunterliegende Beschichtung. Das Zielmaterial, von dem wir üblicherweise in den Nachrichten hören, ist dasselbe wie das hier beschriebene.
Nach dem Füllen des Lochs sieht es so aus.

Beim Befüllen lässt sich die Schichtdicke natürlich nicht exakt an die Lochtiefe anpassen, sodass ein Überschuss entsteht. Daher nutzen wir die CMP-Technologie (Chemical Mechanical Polishing). Das klingt zwar sehr hochwertig, ist aber im Grunde ein Schleifverfahren, bei dem die überschüssigen Teile abgetragen werden. Das Ergebnis sieht so aus.

An diesem Punkt haben wir die Herstellung einer Via-Schicht abgeschlossen. Die Herstellung von Vias dient natürlich hauptsächlich der Verdrahtung der dahinterliegenden Metallschicht.

 

Metallschichtherstellung:

Unter den oben genannten Bedingungen verwenden wir PVD, um eine weitere Metallschicht aufzubringen. Dieses Metall ist hauptsächlich eine Kupferlegierung.

Nach dem Belichtungs- und Ätzprozess erhalten wir das gewünschte Ergebnis. Dann schichten wir die Schichten so lange, bis wir unseren Bedarf gedeckt haben.

Wenn wir den Aufbau zeichnen, teilen wir Ihnen mit, wie viele Metallschichten mit dem verwendeten Verfahren maximal übereinander gestapelt werden können, d. h. wie viele Schichten insgesamt gestapelt werden können.
Schließlich erhalten wir diese Struktur. Die obere Kontaktfläche ist der Pin dieses Chips, und nach der Gehäusemontage wird sie zu dem Pin, den wir sehen können (natürlich habe ich ihn willkürlich gezeichnet, er hat keine praktische Bedeutung, er dient nur als Beispiel).

Dies ist der allgemeine Prozess der Chipherstellung. In dieser Ausgabe haben wir die wichtigsten Verfahren wie Belichtung, Ätzen, Ionenimplantation, Ofenrohre, CVD, PVD, CMP usw. in der Halbleiterfertigung kennengelernt.