12 Zoll SOI Wafer

Kuerz Beschreiwung:

Erlieft Innovatioun wéi ni virdrun mat der modernsten 12 Zoll SOI Wafer, en technologescht Wonner, deen Iech houfreg vun VET Energy bruecht huet. Geschafft mat Präzisioun an Expertise, dës Silicon-On-Isolator Wafer nei definéiert Industrienormen, bitt oniwwertraff Qualitéit a Leeschtung.


Produit Detailer

Produit Tags

VET Energy 12-Zoll SOI Wafer ass e High-Performance Semiconductor Substratmaterial, dat héich favoriséiert ass fir seng exzellent elektresch Eegeschaften an eenzegaarteg Struktur. VET Energy benotzt fortgeschratt SOI Wafer Fabrikatiounsprozesser fir sécherzestellen datt de Wafer extrem niddereg Leckstroum, Héichgeschwindegkeet a Strahlungsresistenz huet, e festen Fundament fir Är héich performant integréiert Circuits.

D'Produktlinn vum VET Energy ass net limitéiert op SOI Wafere. Mir bidden och eng breet Palette vun semiconductor Substrat Materialien, dorënner Si Wafer, SiC Substrat, SiN Substrat, Epi Wafer, etc., souwéi nei breet Bandgap semiconductor Materialien wéi Gallium Oxide Ga2O3 an AlN Wafer. Dës Produkter kënnen d'Applikatiounsbedürfnisser vu verschiddene Clienten a Kraaftelektronik, RF, Sensoren an aner Felder treffen.

Fokusséiert op Exzellenz, eis SOI Wafere benotzen och fortgeschratt Materialien wéi Galliumoxid Ga2O3, Kassetten an AlN Wafere fir Zouverlässegkeet an Effizienz op all operationell Niveau ze garantéieren. Vertrauen VET Energy fir modernste Léisungen ze bidden, déi de Wee fir technologesch Fortschrëtter maachen.

Entlooss de Potenzial vun Ärem Projet mat der superieure Leeschtung vu VET Energy 12-Zoll SOI Wafers. Boost Är Innovatiounsfäegkeeten mat Waferen déi Qualitéit, Präzisioun an Innovatioun verkierperen, déi d'Fundament fir Erfolleg am dynamesche Beräich vun der Hallefleittechnologie leeën. Wielt VET Energy fir Premium SOI Wafer Léisungen déi d'Erwaardungen iwwerschreiden.

第6页-36
第6页-35

WAFERING SPESIFIKASJONER

*n-Pm=n-Typ Pm-Grade,n-Ps=n-Typ Ps-Grade,Sl=Semi-isoléierend

Artikel

8 Zoll

6 Zoll

4 Zoll

nP

n-pm

n-Ps

SI

SI

TTV (GBIR)

≤6 um

≤6 um

Bow(GF3YFCD)-Absolut Wäert

≤15μm

≤15μm

≤25 μm

≤15μm

Warp (GF3YFER)

≤25 μm

≤25 μm

≤40 μm

≤25 μm

LTV(SBIR)-10mmx10mm

< 2 μm

Wafer Edge

Beveling

SURFACE FINISH

*n-Pm=n-Typ Pm-Grade,n-Ps=n-Typ Ps-Grade,Sl=Semi-isoléierend

Artikel

8 Zoll

6 Zoll

4 Zoll

nP

n-pm

n-Ps

SI

SI

Uewerfläch Finish

Duebel Säit Optesch Polnesch, Si- Face CMP

SurfaceRoughness

(10um x 10um) Si-FaceRa≤0.2nm
C-Face Ra≤ 0,5 nm

(5umx5um) Si-Face Ra≤0.2nm
C-Face Ra≤0.5nm

Rand Chips

Keen erlaabt (Längt a Breet≥0,5 mm)

Abriecher

Keen erlaabt

Kratzer (Si-Face)

Quty.≤5, Kumulativ
Längt ≤0,5 × wafer Duerchmiesser

Quty.≤5, Kumulativ
Längt ≤0,5 × wafer Duerchmiesser

Quty.≤5, Kumulativ
Längt ≤0,5 × wafer Duerchmiesser

Rëss

Keen erlaabt

Rand Ausgrenzung

3 mm

tech_1_2_Gréisst
Zeechner (2)

  • virdrun:
  • Nächste:

  • WhatsApp Online Chat!