Ürün bilgisi ve danışmanlık için web sitemize hoş geldiniz.
Web sitemiz:https://www.vet-china.com/
Poli ve SiO2'nin aşındırılması:
Bundan sonra fazla Poli ve SiO2 kazınarak uzaklaştırılır. Bu sırada yön vericigravürkullanılır. Aşındırma sınıflandırmasında, yönlü aşındırma ve yönsüz aşındırma sınıflandırması vardır. Yönlü aşındırma şu anlama gelir:gravürbelirli bir yönde, yönsüz aşındırma ise yönsüzdür (Yanlışlıkla çok fazla söyledim. Kısaca SiO2'yi belirli asitler ve bazlar aracılığıyla belirli bir yönde çıkarmaktır). Bu örnekte SiO2'yi uzaklaştırmak için aşağı yönlü aşındırma kullanıyoruz ve bu şekilde oluyor.
Son olarak fotorezisti çıkarın. Şu anda fotorezisti kaldırmanın yöntemi, yukarıda bahsedilen ışık ışınlaması yoluyla aktivasyon değil, diğer yöntemlerle aktivasyondur, çünkü şu anda belirli bir boyut tanımlamamıza gerek yok, tüm fotorezisti kaldırmamız gerekiyor. Son olarak aşağıdaki şekilde görüldüğü gibi olur.
Bu şekilde Poly SiO2'nin spesifik konumunu koruma amacına ulaştık.
Kaynağın ve drenajın oluşumu:
Son olarak kaynağın ve drenajın nasıl oluştuğunu ele alalım. Geçen sayımızda bu konuyu konuştuğumuzu hâlâ herkes hatırlıyor. Kaynak ve drenaj aynı tip elementlerle iyon implante edilmiştir. Şu anda N tipinin implante edilmesi gereken kaynak/drenaj alanını açmak için fotorezisti kullanabiliriz. Sadece NMOS'u örnek aldığımız için yukarıdaki şekildeki tüm parçalar aşağıdaki şekilde görüldüğü gibi açılacaktır.
Fotorezistin kapladığı kısım implante edilemediğinden (ışık bloke edildiğinden), N tipi elemanlar yalnızca gerekli NMOS'a implante edilecektir. Poly'nin altındaki substrat poly ve SiO2 tarafından bloke edildiğinden implante edilmeyeceği için bu şekilde olur.
Bu noktada basit bir MOS modeli yapılmıştır. Teorik olarak, kaynağa, drenaja, poliye ve alt tabakaya voltaj eklenirse bu MOS çalışabilir, ancak bir sonda alıp doğrudan kaynağa ve drenaja voltaj ekleyemeyiz. Şu anda, MOS kablolamasına ihtiyaç vardır, yani bu MOS'ta birçok MOS'u birbirine bağlamak için kabloları bağlayın. Şimdi kablolama sürecine bir göz atalım.
VIA'nın Yapılışı:
İlk adım, aşağıdaki şekilde gösterildiği gibi tüm MOS'u bir SiO2 katmanıyla kaplamaktır:
Tabii ki bu SiO2 CVD tarafından üretiliyor çünkü çok hızlı ve zaman kazandırıyor. Aşağıdakiler hala fotorezist döşeme ve açığa çıkarma sürecidir. Sonundan sonra şöyle görünüyor.
Daha sonra aşağıdaki şekilde gri kısımda gösterildiği gibi SiO2 üzerinde bir delik açmak için aşındırma yöntemini kullanın. Bu deliğin derinliği doğrudan Si yüzeyine temas eder.
Son olarak fotorezisti çıkarın ve aşağıdaki görünümü elde edin.
Bu sırada yapılması gereken bu deliğin içindeki iletkenin doldurulmasıdır. Bu iletkenin ne olduğuna gelince? Her şirket farklıdır, çoğu tungsten alaşımıdır, peki bu delik nasıl doldurulabilir? PVD (Fiziksel Buhar Biriktirme) yöntemi kullanılır ve prensip aşağıdaki şekle benzer.
Hedef malzemeyi bombardıman etmek için yüksek enerjili elektronlar veya iyonlar kullanın; kırılan hedef malzeme atom şeklinde dibe düşecek ve böylece aşağıdaki kaplamayı oluşturacaktır. Genellikle haberlerde gördüğümüz hedef malzeme buradaki hedef malzemeyi ifade etmektedir.
Delik doldurulduktan sonra şuna benzer.
Tabi ki doldurduğumuzda kaplamanın kalınlığını deliğin derinliğine tam olarak eşit olacak şekilde kontrol etmek imkansız olduğundan bir miktar fazlalık olacaktır o yüzden kulağa çok hoş gelen CMP (Kimyasal Mekanik Parlatma) teknolojisini kullanıyoruz. üst düzey, ama aslında taşlıyor, fazla parçaları taşlıyor. Sonuç şu şekilde.
Bu noktada via katmanının imalatını tamamladık. Elbette via üretimi esas olarak arkadaki metal katmanın kablolanması içindir.
Metal katman üretimi:
Yukarıdaki koşullar altında, başka bir metal katmanını kaplamak için PVD kullanıyoruz. Bu metal esas olarak bakır bazlı bir alaşımdır.
Daha sonra pozlama ve gravürden sonra istediğimizi elde ederiz. Daha sonra ihtiyaçlarımızı karşılayana kadar biriktirmeye devam edin.
Layout'u çizdiğimizde size en fazla kaç kat metalin ve kullanılan işlem yoluyla istiflenebileceğini, yani kaç katmanın istiflenebileceğini söyleyeceğiz.
Sonunda bu yapıya ulaşıyoruz. Üst ped bu çipin pimidir ve paketlendikten sonra görebildiğimiz pim haline gelir (tabii ki rastgele çizdim, pratik bir önemi yok, örneğin).
Bu, çip yapmanın genel sürecidir. Bu sayımızda yarı iletken dökümhanesindeki en önemli pozlama, aşındırma, iyon implantasyonu, fırın tüpleri, CVD, PVD, CMP vb. konuları öğrendik.
Gönderim zamanı: Ağu-23-2024